在半导体行业，所谓工艺极限是特定而相对的，特定指的是7nm极限是在半导体FinFET工艺下的物理极限；而相对的意思是每次遇到瓶颈的时候，工业界都会引入新的材料或结构来克服传统工艺的局限性。

10年前我们遇到了65nm的工艺极限，工业界引入了HKMG，用High-K介质取代了二氧化硅。

5年前我们遇到了22nm的工艺极限，工业界发明了FinFET和FD-SOI，前者用立体结构取代平面器件来加强栅极的控制能力，后者用氧化埋层来减小漏电。

现在7nm是新的工艺极限，工业界使用了砷化铟镓取代了单晶硅沟道来提高器件性能。

当然这里面的代价也是惊人的，每一代工艺的复杂性和成本都在上升，现在还能够支持最先进工艺制造的厂商已经只剩下Intel、台积电、三星和GlobalFoundries了。

至于7nm以下，就要依赖极紫外(EUV)光刻机了。

先前，媒体曾报导，7nm制程工艺最逼近硅基半导体工艺的物理极限。后来，媒体又报导，7nm工艺并非半导体工艺的极限，后面还依次有5nm工艺、3nm工艺，且5nm工艺、3nm工艺并没有突破硅材料半导体工艺的极限。极限本来是一个数学术语，广义的极限指的是“无限靠近且永远不能到达”的意思。于是，既然7nm工艺后还依次有5nm工艺、3nm工艺，那么，“为什么原来说7nm工艺是半导体工艺的极限，但现在又被突破了”，更准确的说法该是，“为什么原来说7nm工艺是半导体工艺的极限，但现在却又出现了5nm工艺，3nm工艺呢”。

芯片上集成了太多太多的晶体管，晶体管的栅极控制着电流能不能从源极流向漏极，晶体管的源极和漏极之间基于硅元素连接。随着晶体管的尺寸逐步缩小，源极和漏极之间的沟道也会随之缩短，当沟道缩短到一定程度时，量子隧穿效应就会变得更加容易。晶体管便失去了开关的作用，逻辑电路也就不复存在了。2016年的时候，有媒体在网络上发布一篇文章称，“厂商在采用现有硅材料芯片的情况下，晶体管的栅长一旦低于7nm、晶体管中的电子就很容易产生量子隧穿效应，这会给芯片制造商带来巨大的挑战”。所以，7nm工艺很可能，而非一定是硅芯片工艺的物理极限。

（注释：Source为源极，Drain为漏极，Gate为栅极。）

据业内人士分析，“台积电的3nm制程，很可能才是在摩尔定律下最后的工艺节点，并且台积电的3nm工艺会是关键的转折点，以衔接1nm工艺及1nm之下的次纳米新材料工艺”。前不久，台积电的创始人兼董事长张忠谋也表示，摩尔定律在半导体行业中起码还可存续10年，这其中就包括5nm工艺、3nm工艺，而台积电会不会研发，以及能否研发出2nm工艺，则需要再等几年才能确定。

最后要说的是，即便硅基芯片终有一天非常非常地接近物理极限，人们还可以寻找到其他如采用新材料等技术路径来驱动计算性能持续提升。

现在的技术不是在不断发展，芯片的制造会越来越精致精细。芯片的制程在不断地缩小，这就说明芯片的面积在不断地变小。现在又要把CPU的面积做大，不是在增加成本，又再走回原来的路。所以不可能把CPU在做大。

1. CPU是可以制定尺寸的，成本的高低是重要的因素。

首先必须举个例子来说明，加入有一个一定大小的晶圆，用22nm的工艺切出来的芯片肯定少于用16nm工艺切出来的芯片数量。这就说明了芯片的面积越小，晶圆的利用率就在增大，那么制作芯片的成本就在降低。还有晶圆的雕饰是属于很精密的技术，那么出来的合格的数量越多，那么也会降低成本，小芯片也因此避开了瑕疵这一问题。

2. 成本原因是一方面，但是影响芯片大小的还有功耗问题。

现在假设把CPU做大，那么就以为这里面要塞更多的芯片，而且现在的芯片越来越小，那么安装的芯片就会更多，那么每个芯片都是有功耗的，也就是说，这样会造成功耗直线飙升。这样还要考虑散热问题，如果没有完善的散热装置，那么随着电脑的厚度增加，死机问题会严重，还有电源该如何满足这样的大能耗。

3. 芯片是可以做大的，大的芯片也是存在的，但是没有这个必要。

像最新的ryzen，这个CPU就有手掌那么大，性能却是会比较高，但是现在已经属于CPU性能过剩了，所以就没有这个必要了。还有过大一定会造成核心之间的矛盾，高速缓存和核心之间产生了延迟性，降低了CPU原本该有的性能。而且不考虑把电脑变大，也就是说现在的电脑主机就那么大，主板也会只有那么大，CPU造大了，如何设计主板位置安放呢，电路的设计怎么办呢？

现在技术都在进步，更好的支撑和晶体管技术必将会带来更优秀更精致的CPU。

芯片一直是一个热点话题，虽然很多人都是门外汉，但是众所周知，7nm制程工艺最逼近硅基半导体工艺的物理极限。不过，这也仅仅是受先前技术条件限制的现实数据，随着技术的发展，其极限远超乎我们的想象。

1、从物理极限这个定义上看

从芯片的制造来看，7nm就是硅材料芯片的物理极限。但是，极限本来是一个数学术语，广义的极限指的是“无限靠近且永远不能到达”的意思。所以理论上来看，7nm工艺并非半导体工艺的极限，随着科技的发展，后面还依次有5nm工艺、3nm工艺。

2、从芯片的技术层面来看

据了解，由于芯片上集成了若干个的晶体管，按照现阶段的技术条件来看晶体管的栅长一旦低于7nm、晶体管中的电子就很容易产生量子隧穿效应，这会给芯片制造商带来巨大的挑战。不过，据业内人士分析，台积电的3nm制程，很可能才是在摩尔定律下最后的工艺节点。

总之，缩短晶体管栅极的长度也就是缩小芯片的物理极限可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。而技术的发展过程中，芯片的物理极限不会是一个固定值。

本人从事的就是半导体器件行业，我想表达一下我的看法，欢迎大家留言讨论哟

言归正传，从题目来看我想纠正一下概念，在半导体产业类似于14nm,10nm,7nm等属于半导体制程，而半导体工艺一般指类似于FINFIT的半导体工艺，具体工艺路线划分见下图。

理清了概念接下来就目前制程及未来发展情况进行探讨。

1.摩尔定律是否仍然适用？

当价格不变时，集成电路上可容纳的元器件的数目，约每隔18~24个月便会增加一倍，性能也将提升一倍。这就是摩尔定律的大概内容。

单位面积内晶体管数量翻倍并不意味着制程就要缩小一半，缩小一半的话单位面积晶体管数量就翻了4倍，所以如果要保证两倍的成长，那么整代升级应该乘以0.7。所以从14nm到10nm，以及后面从10nm到7nm，都是遵循了摩尔定律的整代升级。

正常来说制程升级应该是45nm—32nm—22nm—14nm—10nm，也就是经典的Tick Tock，著名大厂intel采取的就是此类路线。

综上从理论上来说摩尔定律仍适用于之后的5nm,3nm。

2.为何7nm让intel迟迟推迟？

我们在这不谈台积电的7nm量产是因为台积电主要代工手机cpu,手机和电脑在cpu端是不同的难度也远远不同。只有当intel大规模量产7nm才算正真的解决了这方面问题。

目前7你nm存在的困难有几点1.光刻机的限制 2.晶体管架构 3.沟道材料

首先光刻机在ASML最新的EUV技术下解决了，但数量少不够大家分的，其次是工艺，现在采用的都是FinFET，它的全称是“鳍式场效晶体管”，简单说来就是讲栅极之间的绝缘层加高，来增强绝缘效果减少漏电现象。说起来简单其实困难还是不少的，最后是材料

在进入7nm工艺时，半导体中连接PN结的沟道材料也必须要作改变。由于硅的电子迁移率为1500c㎡/Vs，而锗可达3900c㎡/Vs，同时硅器件的运行电压是0.75~0.8V，而锗器件仅为0.5V，因而锗被认为是MOSFET晶体管的首选材料，但是近来，III-V族材料开始受到厂商的更多关注。III-V族化合物半导体拥有更大的能隙和更高的电子迁移率，可以让芯片承受更高的温度并运行在更高的频率上。且现有硅半导体工艺中的很多技术都可以应用到III-V族材料半导体上，因此III-V族材料也被视为取代硅的理想材料。

所以以目前intel在电脑端的占有率想用新制程取代旧的需要极大的数量和稳定性，目前不足的设备和有待改进的技术使得intel不急于使用最新制程。

从上图看Intel的10nm晶体管达到了100.8MTr/mm2全面胜过台积电和三星的10nm制程，甚至比台积电和GF的第一批7nm DUV都要更好。

3.未来发展

从目前7nm就遇到的阻力看下一代5nm会遇到更多问题，首先就是结构上的优化。

上图是IBM联盟展示了沿着从源级（source）到漏级（drain）方向90度切开的晶体管横截面，可以看到FinFET工艺上Channel是直立的，就如同鳍片的造型，将这些鳍片90度放到后，就变成了Nanowire的形状。这也是IBM提出的将FinFET 90度放倒”的扁平堆栈化结构。这也为下一代结构提供了一定的思路。

总结：随着摩尔定律逐渐逼近极限，随着而来的问题需要工程师甚至科学家一起推动解决，半导体产业作为现代科技的一颗明珠，我希望各个厂商能协同共进推动未来更好发展。

作为一个半导体从业人员来解释一下吧，问题其实没有说明白为啥7纳米是个极限，半导体芯片是在硅片上集成无数晶体管，这点大家都知道，而是怎么做到的呢？使用光来进行蚀刻而成的，这当中很多概念，首先，蚀刻需要把不需要的地方蚀刻，把需要的保留，形成立体的晶体管，这需要引入石英mask和紫外曝光的概念，简单说，紫外线通过石英玻璃上面的图形，穿过图形的镂空部分，照射到涂有但凡遇到紫外线就会硬化的一种化学材料，光阻，然后硬化的部分被蚀刻液给保护保留了下来，这就是蚀刻，那么问题来了，为啥说7纳米是极限，是因为紫外线也是波，但凡波都有波峰波谷波长，而为了制作7纳米工艺，需要石英mask上的图形镂空的尺寸进一步缩小，小到紫外线都无法穿过，所以，现在都在引入极紫外，来突破这一极限，但是这种制程总会遇到物理极限的，除非完全革命性的制造思路。

7纳米是制造工艺极限，再小的话，难度就越大，难度越大，相应的时间和成本就越大，量产的话就更困难

5纳米甚至3纳米才是物理极限

首先要说的是半导体的极限是有条件的，在某种条件下，7nm是半导体工艺的极限，如果要想做得更小，就必须在什么地方上进行改进。之所以会突破7nm的极限原因在于FinFET技术的运用。

代工厂可能存在虚假宣传：当然业内人士都知道，虽然目前三星、台积电、英特尔都已做到10nm的工艺，然而他们的工艺参数上是有很大区别的，说得不客气点，现在某些厂家的工艺可能只能算14nm，而厂商的宣传却是10nm或者是更小的工艺。如果工艺得到进一步的改进，可能在技术上只到了10nm的工艺，而厂商可能就会宣传它是7nm的工艺了。

当然代工厂是否存在虚假宣传现在还不太好说，因为制程工艺是多少每个代工厂的计算方式会有所区别。不管怎样，由于FinFET技术的运用，现在在理论上已经很容易突破7nm的极限（量产还要考虑到成品率以及成本因素），很多快我们将能看到7nm的产品，再过几年5nm、3nm的产品也将出现，至于会不会出现更小的制程可能还得在材料上有所突破才能实现。

此前，新闻媒体曾报道，7nm工艺最靠近硅基半导体工艺的物理极限。之后，新闻媒体又报道，7nm工艺并不是半导体材料加工工艺的极限，后边还先后有5nm工艺、3nm加工工艺，且5nm工艺、3nm加工工艺并沒有提升硅材料半导体材料工艺的极限。极限原本是一个数学术语。因此，即然7nm工艺后还先后有5nm工艺、3nm加工工艺，更精确的叫法应是，为何原先说7nm工艺是半导体工艺的极限，但如今却又出現了5nm工艺，3nm工艺呢”。

芯片上集成化了非常多的晶体管，晶体管的栅极控制着电流能否从源极流入漏极，晶体管的源极和漏极间通过硅元素联接。伴随着晶体管的规格逐渐变小，源极和漏极中间的断面也会随着减少，当减少到一定水平时，量子隧穿效用便会越来越更为容易。晶体管便失去开关的功效，逻辑电路也就荡然无存了。2016年的情况下，有新闻媒体在互联网上公布一篇文章称，“生产商在选用目前硅材料芯片的状况下，晶体管的栅长一旦小于7nm、晶体管中的电子器件就非常容易造成量子隧穿效用，这会给芯片生产商产生极大的挑战”。因此，7nm工艺很可能，并非一定是硅芯片工艺的物理极限。

据专业人士分析，“台积电的3nm工艺，很可能才算是在摩尔定律下最终的工艺连接点，而且台积电的3nm工艺会是重要的大转折，以对接1nm工艺及1nm之中的次纳米技术材料工艺”。不久前，台积电的创办人兼老总张忠谋也表明，摩尔定律在半导体芯片中至少还可续存十年，这在其中就包含5nm工艺、3nm工艺，而台积电是否会研发，及其可否研发出2nm加工工艺，则必须再等两年才可以明确。

最后说起的是，就算硅芯片终有一天非常地贴近物理极限，大家还能够寻找到别的如选用新型材料等技术相对路径来驱动计算特性不断提高。

在半导体芯片，说白了工艺极限是特殊而相对的，特殊指的是7nm极限是在半导体材料FinFET加工工艺下的物理极限；而相对的意思是每一次碰到短板的情况下，工业领域都是引进新的原材料或构造来摆脱传统手工艺的局限。

如今7nm是新的工艺极限，工业领域应用了砷化铟镓替代了单晶硅来提升元器件性能。

总结：自然这里边的成本也是令人震惊的，每一代工艺的多元性和成本费都会升高，如今还可以支持最先进工艺生产制造的生产商早已只剩余Intel、台积电、三星和GlobalFoundries了。对于7nm以下而言，就需要依靠极紫外(EUV)光刻机了。

7nm 以下需要超级紫光EVU蚀刻，

1.根据波粒二象性，光波也是粒子有大小的，一旦孔隙只能通过单个光子的时候就会发生衍射现象，就是说粒子会一分为二，到时候蚀刻出来的板子就是两套不同排列组合的叠影??

2.就像学校学的小孔成像一样，一旦那个孔缝比光波还窄的话你还怎么通过怎么去蚀刻？哎呀编不下去了！别打我

3.光子隧穿，当工艺达到1nm的时候，由于栅格板(挡光子用的)太薄容易发生击穿效应。好比过滤用的膜失效了，东西全漏下去了。感觉自己越说越乱了咧大家还是去看专家的解释吧！