晶圆制程工艺，严格说来这是门很复杂的（应用）技术体系。晶圆制程工艺达到1nm会怎样？我认为这个连不少的行内资深人士都不容易给出全面且正确的答案。这就有点像是：现在很多的国家能制造大量的常规燃料火箭（对应于当前半导体行业的主流制程），现在也有少数的国家在研发可重复使用火箭（对应于未来半导体行业的5nm和3nm等制程），再之后可能有少数的国家研制出比可重复回收火箭更先进的航天运输工具（对应于半导体行业的1nm等制程），那么比可重复回收火箭更先进的航天运输工具会是什么样的？现在其实没有人能准确地想象出来（重在应用）。

前不久，有台湾媒体报道过：台积电的创始人张忠谋向媒体记者表示，摩尔定律可能在半导体行业中还会延续10年的时间，台积电等晶圆制造厂商能够研发并投产3nm制程工艺。此后，晶圆制造厂商们能不能研发出可量产的2nm制程工艺，眼下看来还存在不确定性。而晶圆大厂们要研发出可商业化量产的1nm制程工艺，就会面临非常大的难度。

就假设今后确实有少数的晶圆大厂研发出了可商业化的1nm制程，那么会怎么样呢？有人猜想，“这会使采用该技术生产的芯片价格居高不下，这又会导致较少客户选择该项技术，进而恶性循环......从商业因素考虑，大部分芯片设计公司恐怕依旧会选择相对成熟，或者称为相对‘老旧’的制造工艺。”事实上，1nm制程工艺到今天还只是处于实验室研究的阶段。

2016年的时候，网络上出现过一篇文章，其中有这样写到：

芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。而CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占得面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。

栅长可以分为光刻栅长和实际栅长，光刻栅长则是由光刻技术所决定的。由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。

前面说了缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。

为了解决漏电问题，Intel、IBM等公司可谓八仙过海，各显神通。比如Intel在其制造工艺中融合了高介电薄膜和金属门集成电路以解决漏电问题；IBM开发出SOI技术——在在源极和漏极埋下一层强电介质膜来解决漏电问题；此外，还有鳍式场效电晶体技术——借由增加绝缘层的表面积来增加电容值，降低漏电流以达到防止发生电子跃迁的目的......

上述做法在栅长大于7nm的时候一定程度上能有效解决漏电问题。不过，在采用现有芯片材料的基础上，晶体管栅长一旦低于7nm，晶体管中的电子就很容易产生隧穿效应，为芯片的制造带来巨大的挑战。

在现在的材料下，晶圆的工艺制程的极限是5nm。我们知道，这个工艺越先进，晶体管就越小，相同面积的芯片就可能塞进更多的晶体管了，理论上能芯片的性能和功耗都会得到改善。

但是，它也会有很多负面的作用，最主要的就是漏电流，随着沟道长度（就是制程）的缩小，这个漏电流就越严重，制程带来的好处基本上被这些负面作用抵消了，虽然像英特尔、IBM等采用了一些新的手段（如FinFet）去改善漏电流等问题，但它总是有个限度 的。

当制程达到5nm以下时，又有新的问题出现，这就是“量子隧穿效应”，所谓量子隧穿效应指的是电子能够穿过它们本来无法通过的墙壁（如闸极）的现象，甚至会造成晶体管失控。

所以说，能不能达到1nm的制程？也不是不可以，那一定要新的材料，如碳纳米管，但是目前以硅为材料的晶体管，我觉得不会出现1nm。

倒不是绝对做不到，以现在的激光蚀刻工艺是能够做到的，无非就是残次品多一些，但光把硬件做出来没用啊，在晶体芯片领域，功耗、集成密度、时钟频率是三个相互依赖又相互矛盾的存在，集成密度低，电压就要高，性能才上得去，集成密度高，电压必须得低，否则会烧毁。拿CPU来说，那些3.6G、3.8G、4G甚之5G的高频处理器几乎都是40纳米以上的，到现在22纳米级别基本都在3G内，再高就没法做到了，功耗也从以前44纳米的220瓦、120瓦、95瓦，降到现在四五十瓦，它必须得降电压，否则20几纳米那么细的导体肯定承受不了而烧毁。你这个问题其实非常不专业，1纳米工艺能不能做到？答案是肯定的，但1纳米制程用多大电压呢？恐怕10瓦都承受不了，即使能承受，10瓦功耗的芯片频率得降到1G以内了，这样以来这1纳米将毫无意义，虽然集成度高了，核心容纳大了，但你用它做什么？开一百个窗口玩扫雷？

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如果圆晶工艺制程达到1nm，那么会有两个结果：

①高端的半导体会很贵，因为成本是在太高了；与此同时，中低端的会比现在便宜

②采用1nm工艺的芯片性能非常恐怖

今年亮相的7nm工艺

按照目前的曝光来看，今年7nm的工艺的芯片会在年底左右上市，给用户使用。例如苹果的A12处理器和华为的麒麟980处理器、高通的855处理。这些都是用上了台积电的7nm工艺。

但是，这还不是最先进的工艺，台积电的CEO前段时间表示，5nm工艺将会在明年年底投入使用，预计在2020年左右量产。那么到了2020年的iPhone的芯片或许会用上5nm工艺。

作为竞争对手，三星当然是不甘落后。三星7nm工艺会稍后一点量产，但是三星拿出了秘密武器——3nm工艺。他们计划2019年交付v0.01版本的PDK，2021年进行试产。预计在2021年年底和2022年左右能够量产。

开发成本

但是成本也会噌噌噌的上涨：IBS的测算过，10nm芯片的开发成本超过了1.7亿美元，目前最先进的7nm工艺接近3亿美元，预计5nm超过5亿美元，3nm的工艺更加恐怖：如果要基于3nm开发出英伟达GPU一样复杂的芯片，设计成本就将高达15亿美元。

如果要开发到1nm工艺的话，成本会继续飙升。通常用上最先进的工艺的都是高端芯片，那么这些高端芯片的成本都是非常高，自然会转嫁给消费者。

不过，1nm工艺的出现，意味着2nm和3nm这些工艺会下放到中端芯片上。高端芯片虽然贵，但是中端芯片在市场定位中端，不能过贵。用上了相对于现在来说，更加先进的工艺，在发热和能耗上都有非常好的表现。大家玩游戏的时候手机和电脑的表现都会好很多。

更先进的纳米制程意味着在更低的发热和能耗，也意味着在一定发热和能耗的情况下，能在同一空间容纳更多的晶体管。很多高端芯片会以性能为优先考虑对象，所以会保持现在的能耗和发热情况下，实现性能大爆炸。

1nm工艺什么时候来

来一个实际一点的。台积电的前CEO张忠谋表示在出席欧洲商会午餐会时表示：3纳米制程约在二年内开发成功。同时，即使面临“摩尔定律”失效的挑战，2纳米制程仍可望在2025年前出现。

张忠谋是台湾半导体行业的教父级人物，放在全世界都是牛逼哄哄的人，所以他的话是有可信度的。如无意外，2025年前2nm面世，那么1nm工艺起码也得再等个2年或者3年。

英特尔目前还在打磨14nm工艺，但是英特尔表示不服气。因为英特尔10nm光刻技术制造出来的鳍片、栅极间隔更小（英特尔对比间隔对比，更有比较的实际意义）。因此在晶体管密度上几乎是台积电、三星的两倍，达到了每平方毫米1亿个晶体管，同时保持了逻辑单元高度低的优良传统，在3D堆叠上更有优势。英特尔表示，它家的10nm工艺能够媲美其他的7nm工艺。只不过，什么时候上10nm工艺还遥遥无期呢。

电子的直径约是0.0068261纳米，当工艺达到一纳米的时候，每个通道仅能够几个电子通过，这时候量子效应起主要作用。由于量子隧道效应的影响，电子能够随机跃迁，直接影响到晶圆的效率。按照现在的物理理论，是不能去除量子隧道效应的影响，因此传统芯片制造工艺基本走到了尽头。

个人觉得50年内不会出现1纳米工艺，制造成本和实际意义都不大。以后硬件主要在云计算、量子计算、光子计算、DNA计算等方面发展。一段时间内会对计算芯片结构重新设计，其他辅助硬件进行拓扑结构、性能等方面更新，出现大量专业性领域的计算芯片。同时对软件深度改造、加大算法研究。二进制到多进制更替等。一系列手段加速运算能力发展。

我是外行，但光刻技术的壁垒和电子的遂穿导致想在5nm以下生产难度极大。虽然各种介质，新材料及技术能一定成度上让不可能变成理论可能。但所花费的物力，材力，是不可同日而语的。螺旋桨的飞机变成了涡扇，涡扇又变成了涡喷，周边技术的成熟，导致了原本工艺的改进甚至淘汰。量子计算是一个方向，也是可能会有其他的的方向产生。人类从来没有被一条路堵死过。船到桥头自然直，变革已经不远！

线宽会有限度的，不可能一直小下去，目前出于材料方面的问题，10几纳米已经非常困难，但是目前依然有向7纳米以下制程迈进的趋势。个人看法1纳米在现有单晶硅上比较难以实现。未来的材料趋势还是要看各大实验室的研究结果。可能的研究方向为单层类似石墨烯的单一元素构成极薄材料。

制程达到1nM，以100个nM单元做1只晶体管，一片芯片以10X10mm面积可以容纳10的12次方个晶体管，也就是1万亿只晶体管做的电路，这样的晶体管称为纳米晶体管，做存储单元6只晶体管一个，可存2千亿比特信息的RAM，相当于内存200G，八颗芯片组成200G内存条，如果EDA水平再高点容量可达1000G。做成闪存的话，一个芯片再大点就有做到1T的容量。

小尺寸芯片未来恐怕也沒有市场的，当连接了云端高级別的运算能力设备后，终端只要具备強大通信能力即可，这也是现在许多芯片大厂减少了资本支出的原因，通信能力才是未来终端设备的靓点，而不是超強悍或微型化的芯片运算能力。所以假设1nm的制程真的可实现，如果沒有机会用上个人终端设备，那也不可能有厂商去发展，因为不具备规模。